Si系半導体ロードマップ
Roadmap of Si LSI devices and SPM characterization

産総研GNC　臼田宏治

背景
Si系半導体デバイス開発に見る2005年から今日までの技術動向
Si系半導体デバイス技術におけるSPM技術の変遷
2025年までのロードマップ（2005年版の改定）

１．背景

　Si半導体デバイスは、所謂スケーリング則（Scaling law）「トランジスタの内部電界を一定に保つように素子の寸法を縮小＝微細化する事で、動作周波数向上による高性能化と、集積度向上による製造効率の改善との両立」を基本原則としつつ、過去30年もの長きに亘る発展を維持してきた。しかしながら、ここ数年来、例えば、素子物理の観点からは素子サイズ縮小に伴うキャリア移動度の飽和、プロセス技術の観点からはリソグラフィプロセスの製造コスト増大などによる開発スピードの減速などが指摘され、従来の微細化に根差したロードマップの限界が間近ではないか？と危惧されている。いわゆる「Si-LSIロードマップの破綻」である。そのような背景の下、トランジスタ研究・開発の最前線では、微細化技術の追求と並行して、従来のSiとは異なる材料や新しい動作原理による微細化に頼らない新デバイス技術の研究・開発が活発化しており、例えば、微細化の指標の一つであるデバイスサイズは、研究レベルのゲート長でsub-10nmに到達する一方で、Siに代わる種々の新材料の検討・導入や、従来の平面型（planar型）からマルチゲート型へのチャネル構造変更など、微細化プロセスと新技術への展開が、平行して検討されている。その結果、これらの多方面の新技術に対応すべく、デバイス分析技術の最前線でも大きな変革が求められている。即ち、“planar技術に根差すSiトランジスタ評価技術”から、“新材料が導入されたナノスケールデバイスをナノスケールで立体的に評価する技術”への展開が重要性が増している。

　そこで、本稿では、従来のSi-トランジスタ（MOSFET）、および今後の有力なデバイス候補であるSi系半導体トランジスタに焦点を絞り、前回のSPMロードマップ2005以降の開発動向、およびデバイス展望を俯瞰し、併せて、その開発を支えると期待される新しいSPM技術について紹介するとともに、前回のSi-LSIデバイスロードマップの見直しについて議論する。

2. Si系半導体デバイス開発に見る2005年から今日までの技術動向

図１　SPMロードマップ2005で示したSi-LSIデバイスロードマップ

　図１に、前回のSPMロードマップ2005で示したSi-LSIデバイスロードマップを示す。当時のSi-MOS　FET開発のトピックスの一つがチャネル材料へのひずみ導入であった。チャネルは従来と変わらずSiであるものの、ひずみを積極的にチャネルへ印加することで素子性能（本例では移動度）を向上させる技術は、微細化に頼らない性能向上技術を導入した最初の一具体例として、実デバイスへ適用され、注目された。その後、Si系半導体デバイス開発動向の転換を象徴的に表す言葉として提案されたのが、2007年版の国際半導体技術ロードマップ：ITRS ^[1]に示された「More Moore」と「More than Moore」である。前者は従来のスケーリング則に基づいたデバイスの更なる性能向上技術、後者は（従来のスケーリングやCMOS回路に限定せずに）新たにRF回路やセンサーなどを追加・融合、新機能を創出する技術と定義できる。これらの言葉は、Si半導体デバイス開発が、スケーリング則に基づく微細化トレンドに加えて、微細化に頼らない技術を並行して導入する方向へと転換することを広く印象付ける言葉として、今日に至るまで使用されている。更に、今世紀以降の半導体産業を取り巻く社会環境の変化によって急激に注目されることとなった技術として、グリーンデバイス技術の開発養成が挙げられる。図１中のtri-gateトランジスタは、その一例であり、トランジスタ構造を変更することで、（性能を犠牲にすることなく）低消費電力デバイスを実現した例として挙げることができる。即ち、前回のSPMロードマップﾟ2005以降の半導体デバイス開発では、微細化技術を訴求する流れは維持しつつ、他方で微細化に頼らない高性能化技術の導入も活発化し、更に低消費電力化技術についても考慮した研究・開発が訴求される方向へと、その開発トレンドを大きく変換して今日に至っていると考えられる。

　そこで以下では、前回のロードマップ以降に進展のあったSi系半導体デバイス向けの主な技術を振り返る。代表例として（1）従来のSi材料に代わる新材料の選択、(2)従来Si-MOSFET構造とは異なる新構造の導入、（3）従来Si-MOSFETとは異なる用途向けデバイスの発展、そして（4）リソグラフィや基板大口径化などが挙げられる。最初に、(1)では、微細化を推進する技術として、従来のゲート絶縁膜材料：SiO₂／ポリSiゲート電極の組み合わせから高誘電率ゲート絶縁膜材料：High-κ／メタル電極への変更が特筆される。一昔前までのSiデバイスの製造プロセスでは、異種材料物質の製造ラインへの導入は非常に困難な挑戦であったが、上記材料は、微細化に伴う素子特性劣化の抑止に有効で、既存の概念を破って先端デバイスへの搭載が標準となった。さらに、この数年、特に注目される技術としては、Siに代わる新しいチャネル材料の検討が挙げられる。より移動度の高いチャネル材を用いることで電流駆動能力を上げることができれば、より一層の高性能化・低消費電力化が期待できるからである。時系列的に遡ると、まずSi製造プロセスとの融和性が比較的高いGe材料で進展が見られた。最初にSi並みのMOS界面をGeO₂絶縁膜で実現したGeチャネルpMOSFETが検討され、Si-pMOSFETの3～4倍の高移動度が達成され^[2],^[3]、続いて、同様にGeO₂をゲート絶縁膜として、Siに対して1.5倍の移動度を有するGe-nMOSFETが報告された^[4],^[5]。そして最近、Ge-CMOSの動作が初めて報告^[6]されるに至っている。その点で、2014年は微細Ge-CMOS元年とも言える。一方、IV族材料以外では、III-V族（InGaAs）チャネルと極薄（EOT～1nm）ゲート絶縁膜を有するnMOSFET ^[7]で、Si-nMOSFETの約４倍の高移動度動作が実現した。更にはInGaAsチャネルnMOSFETとGeチャネルpMOSFETとを同一のSi基板上に形成する技術が報告された^[8]。即ち、Si-CMOSを構成するn／pチャネルの双方を、より高性能なチャネル材料で置き換えた論理デバイス：CMOSデバイスを実現する道が大きく拓かれた。結果、2013のITRSロードマップでは、このようなトレンドを反映して、上記材料が新しいMOSFETチャネル材料候補として銘記されるに至っている。次に、(2)では、スケーリング則に基づく微細化技術の発展に支えられたSi系トランジスタの開発トレンドの中で長きに変更されることのなかったデバイス構造そのものの変更が挙げられる。具体的な狙いは、デバイス中で世代毎にその集積数が増大し続けるトランジスタの消費電力低減を実現する技術に関するものである。ここに、トランジスタの消費電力W（動作時）は、

W（トランジスタの消費電力）∝ｆ（動作周波数）＊V（電源電圧）^２＊C（容量）　　　（１）

と表せ、（１）式から明らかな様に、トランジスタの消費電力は、トランジスタ動作に必要な電源電圧の二乗に比例するため、低消費電力動作の実現には、その電源電圧の抑制が不可避である。そこで、この要請に応える新しい技術として、従来の平面チャネルに比べてゲートの支配力が高まり、低消費電力動作に有効と期待できるマルチゲート型チャネル構造を採用したMOSFET構造（図２）が検討され、2011年以降、その実用化が始まっている。

図２　マルチゲートMOSFET構造図

先にも述べた、図1のSPMロードマップ2005中のtri-gateトランジスタは、このマルチゲート型チャネル構造を有するMOSFETの一例である。図３では、その具体的な低電圧動作シナリオを説明する為、マルチゲート型MOSFETと従来の平面型MOSFETとの電流-電圧特性の比較図を示す。

図３　立体構造MOSFETの動作説明図

図中に示されるように、マルチゲートMOSFETの電流電圧特性（橙色線）では、従来の平面型MOSFETのそれ(黒線)に比べて、立ち上がり領域（サブスレッショルド領域）のドレイン電流傾きが大きく、駆動電流：I_onの増大、あるいは待機電流：I_offの抑制が期待できる。即ち、同じ待機電流：I_offを設定する場合は電源電圧を下げることができ、同じ電源電圧：V_DDを設定する場合は、待機電流：リーク電流の低減が可能である。この効果は顕著で、本技術を含む総合的な低消費電力技術の進展で、最近のＰＣのバッテリー駆動時間は大きく改善している。製造プロセスの難易度向上によるコスト増が生じる可能性は有るものの、それに見合う素子性能が得られた結果、市場に受け入れられたと考えられている。一方、近年では、基板上に２次元（平面的）にのみ素子形成を行う従来のデバイス構造に代わって、より多機能、小型、低コスト素子を狙った新しい構造のデバイスの開発が加速している。具体的には、トランジスタを形成した基板上に、層間絶縁膜を介して、更に新たなMOSFETを直接形成、集積化する積層型3D-CMOS素子^[9]の開発である。比較的に低温プロセスでありながら、結晶Si並のトランジスタ特性が期待されるチャネル積層技術の提案^[10]なども伴って、例えばセンサー応用などの従来にないビジネス分野を拓くと期待可能な新規構造デバイスが、今後急速に開発されると注目されている。他方、従来のSi-トランジスタとは異なる用途向けのデバイス(3)に関しても、様々な検討が成されている。例えば、Siに比べて電力損失を1/100オーダに抑制可能なSiCは、パワー半導体（IGBT）として自動車産業における基幹部品：車載用デバイスとしての導入が進んでいることは周知の事実である。また、トランジスタとしてのポテンシャルはもとより様々な用途が期待されるC系材料、例えばCNTやグラフェンは、トランジスタ動作の報告^[11]や、デバイスの微細化に伴う高抵抗化が課題の配線材料への応用などが検討されている。更に、究極のMOSFETとも言われるトンネルFET：TFET^[12,13]などの新動作原理トランジスタの研究も急ピッチである。これらの技術は、例えば桁違いの高速通信や環境デバイスの実現に結びついて、社会インフラの大きな進化を導く可能性があり、今後ますます精力的に研究が成されていくであろう。一方、ここまで述べた新しい材料導入や構造技術の多くが、現状ではSiデバイス製造プロセスとの親和性を極力維持している点は注目に値する。前述のようにチャネル材料が変更されても、そのデバイスの土台となる基板は依然Si基板である。この点で、関連する技術として、(４)の基板の大口径化技術の検討が進められており、近年のITRSロードマップでは、2020年以前のSi基板の大口径化＝450mmウェハー化の議論がある。即ち、従来のSi半導体プラットフォームが引き継がれていく限り、今後とも半導体技術のベースとしての役割を、Si半導体製造技術が維持すると考えられる。

3. Si系半導体デバイス技術におけるSPM技術の変遷

　前項で述べたデバイス開発の進展に合わせて、SPM技術が担う役割も日々拡大している。以下では、Si系半導体デバイス開発に関連するSPM技術における近年の注目技術について紹介する。最初に、Si系半導体製造分野への応用の観点では、AFM技術をベースとしたQC（品質管理、Quality Control）関連設備の普及が進んでいる。結果、現時点で最新の半導体製造ライン、即ち300mm（12インチ）ウェハーラインへのSPM技術の導入も行われている。一方、nmオーダの空間分解能を実現可能なSPM技術の最大の活用先は、依然として、デバイス材料表面の直接評価技術に関する分野である。その代表例として、デバイス中の局所的な拡がり抵抗を測定するScanning Spread Resistance Microscope (SSRM)^[14]、あるいは非線形誘電率を測定するScanning Non-linear Dielectric Microscope (SNDM)^[15]などが広く適用されるようになった。デバイス断面のチャネル廻りの局所的2次元キャリア濃度分布を数nm程度の空間分解能と数桁のダイナミックレンジをもって評価可能であるため、実デバイスの不良解析に積極的に採用されている。他方、ますます微細になるトランジスタの動作を司る半導体デバイス中の個々のキャリア（電荷）の評価技術としては、前述のSNDMによるメモリー中の電荷の評価^[16]や、Kelvin Probe Force Microscope (KFM)技術による半導体内の個々のドーパントの観察（低温測定）^[17]などが注目される。即ち、前回のロードマップ執筆段階で議論されていたアイデアや手法の多くが、今や実デバイスの評価に積極的に適用可能となり、技術として定着しつつある。

　一方、従来とは異なる発想のSPM技術も提案されている。例えば、SPMプローブを複合化する観点で、マルチプローブSPM技術^[18]は、その代表例である。独立に駆動可能なSPM探針を複数備えた機構によって、所謂テスト用素子ではなく実デバイスの直接電気特性評価が可能である点で、LSIテスタやプローバに替わって45nm世代での評価に適用され、22nm世代の微細デバイスの評価法としても検討されてきた。更に、最近注目される半導体ナノワイヤー^[19]、あるいはCNTなどの直接電気評価への応用でも多数の報告があり、他の技術では得難い情報をもたらしている。また、先に述べたように、デバイス構造が平面から立体型構造に展開する流れに呼応して、微細な立体チャネルの3次元評価ツールとしてのニーズも高まりつつある。このような中、一例として、立体チャネル：Finの断面を奥行き方向に分割して観察後、３D合成する手法とSSRMとを組み合わせた22nm世代FinFETチャネルの3Dキャリアプロファイル評価技術が報告された^[20]。直接的な評価方法ではないが、SPM技術の特徴である高空間分解能と他の分析手法とを複合化した評価方法の導入は、今後、多方面で発展すると期待される。然るに、SPM技術は、スループットや再現性といった解決すべき課題もあるが、他技術では置き換えられないユニークな評価技術として、従来デバイスはもとより、今後発展が予測される「Beyond CMOS」領域の新動作原理デバイスに対しても、重要な評価技術としての役割を担うと期待される。

4. 2025年までのロードマップ（2005年版の改定）

　最後に、以下では、2005年に作成したSi系半導体デバイスのロードマップの改定について記す。

表１　Si半導体のロードマップ（2013年版から抜粋）

　始めに、表１では、2025年までの、トランジスタの素子寸法、プロセス、電気的仕様などのロードマップを示す。微細化は継続され、２．に記した素子サイズ、電源電圧などのスケーリングが、世代毎に進展する。例えば、トランジスタチャネルのゲート長、およびチャネル幅は、共にsub-10nmオーダとなり、かつ前述の通りその構造は立体構造される。そのためいわゆる寸法ばらつき計測、CD(Critical Dimension)計測技術は、チャネル側壁も含めたばらつき評価が必要となり、この観点でSPM技術による正確な3D形状計測への期待が高まる可能性がある。一方、大きな変革点としては、2020年代以降の先端デバイスでは、基板構造がSOI構造へと本格的に移行する可能性が有る。この場合、素子の高性能化に向けたチャネル不純物濃度や分布の再検討は不可避である。この点においては、前述のSSRM、SNDMなどのSPM技術はもとより、走査型アトムプローブ(Scanning atom probe : SAP)^[21]や3次元アトムプローブ(3DAP)といった、個々の原子・分子の位置や構造を評価可能な手法の適用がますます注目されると考えられる。一方で、基板の大口径化、即ち、数年以降の立ち上がりが検討されている450mm製造ラインでのSPM技術を組み込んだ評価技術の開発が進む可能性もある。いずれにしても、Siのプラットフォームは維持される一方、トランジスタの材料・構造の多様性が増すことは不可避であり、それに対応したSPM技術の開発と適用が求められると考えられる。

図4　Si系半導体デバイスのロードマップ(2014改訂版)

　他方、図４に、Si系および非Si系トランジスタの開発予測について纏める。過去10年間については、2005年当時に研究・開発段階にあった技術が数多く実用化された。今後数年の間にも、引き続き新しい技術の導入が進むと考えられている。その一例として、Ｓｉチャネルの代わりにSiGe系チャネルを実デバイスに搭載する可能性が初めて半導体メーカーからアナウンスされた。また先述の通り、Siに代わるチャネル材料として、GeやIII-V材料が注目されており、GeにSnを添加したGeSnの研究なども活発になっている。GeSn^[22]は、Sn濃度を高めるとエネルギーバンド構造が変化し、間接遷移形から直接遷移形半導体へ変わることが理論的に予想されている。結果、例えば高速演算素子と光通信素子とを複合化した多機能デバイスの開発に道が拓ける可能性があると期待されている。言い換えると、Siチャネルを、用途に応じて新規材料に置き換えるトレンドが本格化する可能性が有る。構造に関しては、2.で述べたように、平面型からマルチゲート型チャネル構造への転換が進み、今後は究極の構造としてGate-all-around (GAA)チャネル構造の検討もなされる可能性がある。他方、Siプラットフォームは維持したまま、Si基板上の絶縁膜上に素子を作成する積層型3D-CMOS技術など、従来Siプロセスとの親和性を維持しつつも、通信デバイス、センサーデバイスなどを始めとして、従来のSiデバイスでは実現し難い機能を有するデバイスの開発が推進されると期待される。その後は、従来のSiプラットフォームの枠を超えた新しい動作原理に基づく新型デバイスが開発される可能性がある。その時点では、デバイスの役割は、所謂パラダイムシフトによる周辺環境の変化をも伴って、大きく変わる可能性も大きいであろう。いずれの局面に於いても、SPM技術は、構造評価・物性評価のユニークな技術として、引き続き重要な役割を果たすことが期待される。

参考文献